EPYC Rome pod pokličkou: téměř 40 miliard tranzistorů
23.10.2019, Jan Vítek, aktualita
Na světlo světa se dostaly podrobnosti o tom, z čeho se skládají procesory AMD EPYC Rome, které tvoří celkem až devět samostatných čipů. Titěrný přitom není už samotný I/O čip, ale když se k tomu přičtou čiplety, vzniká monstrum.
Dá se říci, že AMD by bez rozkouskování svých EPYC Rome na čiplety a I/O čip těžko mohlo vytvořit podobné procesory. Pokud by mělo jít o monolity, pak ty by i v případě nasazení 7nm technologie nejspíše přesáhly omezení dané fotolitografickou maskou DUV procesů, neboť když započítáme počet tranzistorů v I/O čipu i čipletech, vyjde nám číslo 39,54 miliard a velikost takového 7nm čipu by musela jít přes 800 mm2. A i kdyby takový monolit nějakým způsobem vyrobit šel, ani bychom si nechtěli představit s jakými problémy by se výrobce potýkal s ohledem na výtěžnost.
Zkrátka a dobře, AMD nemá jinou možnost než procesory Rome s jejich 64 jádry rozkouskovat, přičemž platí, že čím menší čiplety se využijí, tím levnější jejich výroba může být a s ohledem na předchozí dvě generace se přímo nabízely 8jádrové čiplety, neboť AMD pochopitelně chtělo zachovat architekturu založenou na dvou čtyřjádrových CCX v jednom čipu označovaném jako CCD. Všechny čiplety (CCD) jsou pak hvězdicovitým způsobem napojeny pomocí Infinity Fabric přes linky GMI (Global Memory Interconnect) na I/O čip, čili IOD (Input/Output Die).
A nyní můžeme počítat. Každý CCD měří 74 mm2 a skládá se z 3,9 miliard trazistorů, což je shodné pro nové EPYC i Ryzen či Threadripper. Ovšem IOD pro Ryzen zabírá plochu 125 mm2 a skládá se z 2,09 miliard tranzistorů, zatímco IOD pro EPYC má na ploše 416 mm2 celkem 8,34 miliard tranzistorů. Celkem je tedy v EPYC s 8 čiplety téměř 40 miliard tranzistorů, a to na ploše 1008 mm2. I s využitím 7nm procesu pro I/O čip by se tak plocha nejspíše nedostala pod 800 mm2.
I/O čip pro EPYC 2. generaceMůžeme se také podívat, co v tomto I/O čipu najdeme. Zvýrazněny máme linky PCIe v počtu 162 (zeleně), osm 72bitových kanálů pro DDR4 (fialově) a GMI2 pro napojení čipletů (modře). Zbytek tvoří například 25G síťová rozhraní SerDes.
Připomenout si můžeme také jeden zajímavý snímek z prezentace, který ukazuje na to, že procesory generace Zen 3 už budou mít jiné provedení čipletů. Ty dnešní se rozdělují na dva CCX, což znamená i dvě samostatné L3 cache sdílené vždy čtveřicí jader. Zen 3 by měly mít alespoň 32 MB L3 cache v jednom kuse, což ukazuje, že CCX nejspíše zaniknou, a to je pouze dobře.
Nakonec se podíváme na to, jak se AMD rozhodlo konfigurovat čiplety v případě různých verzí procesorů EPYC 2. generace. Výchozí provedení je jasné, v něm jsou čiplety po dvojicích v každém rohu a to platí pro 64 i 48jádrové modely, ale ne nutně všechny. To ostatně vychází z možnosti vybírat si z více či méně povedených jader a ty rostou s množstvím použitých čipletů.
EPYC se 48 jádry tak může mít 8 čipletů a v každém z CCX bude deaktivováno jedno jádro, anebo plně vybavených 6 čipletů. Co je výhodnější? Z hlediska cache pochopitelně první případ, protože takový procesor bude mít 256 MB L3 cache, zatímco ze 6 čipletů nedostaneme více než 192 MB.
EPYC se 32 a 24 jádry mají shodně čtyři čiplety, zatímco pro 16jádrové platí podobná věc jako pro 48jádrové.
Zdroj: Hardwareluxx
